跟着铜的有用性连接裁减特朗普新闻发布会，芯片制造商对新互连工夫的关怀度正在连接提高，为改日节点和先进封装的性能提高和减少热量的要紧调治奠定了基础。
1997 年引入铜互连颠覆了其时表率的钨通孔/铝线金属化决策。双嵌入集成（Dual damascene integration schemes ）决策用电镀和 CMP 等“湿”工艺取代了等离子蚀刻和千里积等“干”法子。其时，制造商正勤恳在更复杂的互一语气构眼前尽量减少 RC 延伸。
近三十年后，半导体行业也处在肖似的十字街头。连接减轻的涌现尺寸正在接近铜的电子平均摆脱程（electron mean free path）。拦阻层（Barrier layers）正在糟践总可用涌现宽度的更大份额。对铜替代品的需求正在增长。可是，与大大都根人道变化相通，制造商但愿尽可能推迟这一变化。
在最近的 IEEE 互连工夫会议上公布的效果标明，铜的优化契机仍然存在。
铜互连的历史
互连线，即在晶体管之间传输电流的导线，是一个特地令东说念主担忧的领域。跟着芯片变得越来越缜密，互连线在更小的尺寸下需要承担更大的任务。在通线面世之前，铝是互连线的理念念材料，亦然其时的行业表率，但它的导电才气正飞快接近极限。此外，铝线更容易断裂。
铜线恰逢其会面世了。
其实公共对铝的局限在很早就知说念，总共东说念主也知说念铝的期间赫然已经历历，但尽管经过了几十年的计划，仍然莫得东说念主找到怎样安全地将铜融入芯片遐想的顺次。主要的周折是克服铜与硅相互作用产生的令东说念主不安的副居品。与铝不同，铜会有用地泄漏原子并窒碍硅的电性能，从而可能导致硅无法使用。“铜被以为是半导体器件的杀手，”IBM 院士兼铜应用众人 Lubomyr Romankiw 在IBM 计划杂志中说说念。“传统不雅点是尽可能隔离铜。”
要使铜互连可行，需要管制三个问题：细则怎样最佳地将其化学千里积在晶圆上，怎样保护硅免受粉碎，以及如安在芯片上物理嘱托铜。
IBM 测试了几种施加铜的顺次，包括从气体悬浮液中千里积固体铜，以及使用电荷将液体中的铜离子罗致到硅上，这还是过称为化学镀。天然前一种顺次（称为溅射）率先看起来很有但愿，但科学家们最终遴选了第三种遴选，即电解镀，这是一种不切推行但很熟练的顺次——而且出东说念主预念念地收效了。
为了保护硅片，IBM 科学家经受了该公司在 20 世纪 80 年代中期计划的一种自在金属动作拦阻杂散铜离子的扩散障蔽。该公司遐想了一种将扩散障蔽与铜整个千里积在晶圆上的顺次。计划东说念主员借用了 IBM 在 20 世纪 80 年代初为其DRAM款式发明的一种蚀刻工夫。
这项工夫以叙利亚大马士革古冶金学家的名字定名，他们完善了金属嵌入工艺，这种用于蚀刻铜互连线和通孔的所谓双嵌入顺次对该项预备收效至关遑急。通过从典型制造工艺中去除千里积和抛光法子，这种顺次为寻求可行的铜管制决策创造了弘远的经济激勉。
于是，到了1997 年，IBM 推出了一种由铜制成的新式半导体，小米震恐了全国。铜这种金属在芯片制造领域的收效应用，是科学家们 30 多年来一直未能已矣的。这一冲突带来了速率更快、资本更低的芯片，并为微处理器的发张开辟了新的阶梯图。由于铜线的耐用性更强、可靠性跳跃 100 倍，而且不错减轻到更小的尺寸，因此，从智妙手机到汽车，铜线的替代带来了具有诡计才气的诱导爆炸式增长。
充分应用铜
不外，在口试近三十年后，问题突显。
wap.pokerindonesia2.xyz跟着互连线减轻，接口过火特质与电气性能的干系比骨子材料特质更密切。三星半导体高等工程师 Jongmin Baek 和他的共事特意计划了怎样优化铜所需的拦阻层和蚀刻住手层来提高举座性能。举例，在战争金属间隔测试器用中（contact metal-spacer test vehicle），该团队使用侧壁等离子预处理（sidewall plasma pre-treatment ）将侧壁拦阻层（sidewall barrier ）厚度减少了三分之一，从而将战争电阻提高了 2%。
三星计划东说念主员特地关怀了通孔底部障蔽（via bottom barrier）。由于金属通孔位于金属线上，因此不需要该障蔽动作电绝缘体（electrical insulator ）或扩散障蔽（diffusion barrier）。它仅动作侧壁千里积的产物而存在，但它不错占通孔电阻的 60% 以上。遴选性千里积顺次往往用于减少通孔底部千里积。在 Baek 的责任中，团聚物扼制剂联系于常用的自拼装单层提高了遴选性，使电阻裁减了 20%。
当代互连决策依赖于多样掺碳氧化物来已矣电路 RC 延伸的“C”部分。密度较低的材料具有较低的介电常数 (k)，因此具有诱骗力。三星的 Kang Sub Yim 的其他责任议论了等离子蚀刻导致电介质名义碳的糟践。低 k 电介质的蚀刻毁伤会加多有用介电常数，从而加多电路的电容。密度较高的材料（往往 k 值高于 3.0）平等离子蚀刻毁伤的扞拒力更强，这可能使它们在 30nm 以下特征中的有用 k 值更低。关于小于约 30nm 的特征，名义碳糟践的影响大于体积介电常数。
Yim 团队还应用名义硅化来建造蚀刻毁伤。可是，Baek 指出，对电介质侧壁进行名义处理可能会浑浊通孔底部的暴露金属。违反，Baek 团队经受了特有化学顺次的热规复工艺，将蚀刻后的 Si-OH 休止名义规复为 Si-CH3休止名义。
铜线的敷裕封装（Full encapsulation）包括一个金属盖层（往往是钴）以减少电迁徙，然后是绝缘蚀刻住手层和拦阻层。由于间距减轻，这些层占总线厚度的比例越来越大。为了改善与盖层的界面，Baek 在蚀刻住手层千里积之前添加了等离子体预处理。效果，他们发现铜线中的应力减少了 30%，通孔电阻减少了 10%。另外，Yim 也得回了肖似的效果。
钌通孔，然后是涌现
天然总共这些发展都很有但愿，但仍需要一种长久的铜后继者。由于通孔尺寸小、数目多，它正在主导举座互连电阻。在前四五个互连层中，金属线相当短，不会产生太大的电阻。因此，一种替代决策是使用过渡羼杂金属化决策，将铜线与钨、钌或钼等材料鸠合起来用于通孔。
imec 的模拟标明，在互连堆栈的前四层使用钌通孔可将总电阻裁减多达 60%。为了将钌通孔与铜线集成，他们建议仅在介电侧壁上千里积 TaN 拦阻层，将钌径直置于暴露的铜上。任何此类决策都需要邃密的介电名义钝化和对钌遴选性的邃密适度。集群器用工艺是首选，因为从暴露的铜上去除原生氧化物会损坏介电钝化。
由于钌不错通过多种形态千里积或蚀刻，况且不需要拦阻层，因此它为更活泼的集成决策大开了大门。举例，imec 研发工程师 Giulio Marti 和他的共事对三种不同的敷裕自瞄准通孔工艺进行了基准测试。
第一种亦然最传统的工艺使用 EUV 自瞄准双重图案化，该工艺创建的间隔线用于界说金属线 (SADP-SIM)。将间隔图案篡改到 SiN 硬掩模后，遴选性 RIE 蚀刻对钌金属层进行图案化，然后进行 SiO2千里积。高遴选性蚀刻将通孔启齿与剩余的 SiN 特征对都，然后进行 CVD 钌千里积以填充它们。
Marti 议论的另外两种决策均基于柱通孔（pillar vias），在第一层上方千里积了第二层钌层，并用蚀刻住手层将两者离隔。在这些决策中，图案篡改使用两步钌蚀刻。起始，高纵横比蚀刻在两层中切割出所需的金属线。然后，旋涂电介质填充这些沟槽，并在顶部搁置硬掩模。色彩回转 EUV 对硬掩模进行图案化以保护所需的通孔柱，而之前的蚀刻住手层则保护底下的金属线。Marti 发现，两个柱通孔决策加多了工艺法子的数目，但加多了工艺窗口。特地是，这种顺次不错把稳通孔和相邻线之间的桥接。
另一位 imec 研发工程师 Chen Wu 过火共事提议了另一种替代决策，他们使用 SADP 间隔物（而不是金属）来界说介电特征。在这种 SADP-SID 决策中，在间隔柱之间千里积了硬掩模材料，然后将其移除。天然这种顺次加多了工艺复杂性，但这意味着金属特征径直由掩模界说，从而为遐想东说念主员提供了更大的活泼性和对特征尺寸的适度。
但岂论具体顺次怎样，Wu强调，优化钌蚀刻和千里积工艺至关遑急。锥形钌空洞、钌特征底部的底座以及 TiN 粘附层的虚假足去除会减小相邻线之间的间距，从而导致泄漏。
集成决策仅仅初始
收效的工艺集成决策需要仔细关怀总共组件层。关于钌，优化经过才刚刚初始。杰克·罗杰斯 (Jack Rogers) 和 TEL 奥尔巴尼工夫中心的共事计划了粘附层工艺条目对钌千里积行为的影响。PVD 和 ALD TiN 上的钌膜具有不同的晶粒取向、不同的晶粒取向散布和不同的电阻率。较大且更均匀的 Ru 晶粒似乎不错裁减电阻率，至少当晶粒小于举座互连尺寸时是这么。
尽管钌互连所需的援手层比铜少（这是重心的一部分）特朗普新闻发布会，但金属蚀刻和电介质填充工艺的重新引入必将让工艺工程师在改日几年里勤奋不已。